Министерство науки и высшего образования РФ
Федеральное государственное автономное образовательное учреждение высшего образования
«Омский государственный технический университет»
Кафедра «Информатика и вычислительная техника»
Отчёт по расчетно-графической работе
по дисциплине «Арифметические и логические основы вычислительной техники»
«Разработка арифметико-логического устройства, выполняющего умножение мантисс в модифицированном дополнительном коде, младшими разрядами вперед»
студента Кабировой Анжелы Рустамовны группы ПИН-221
Пояснительная записка
Шифр работы От-2068998-43-ПИН-221-13 ПЗ
Направление 09.03.04
Доцент, к.т. Н Червенчук И.В
Студент Кабирова А.Р.
Омск 2023
Реферат
Отчет 13 с., 1 ч., 3 рис., 3 табл., 4 источ.,
СХЕМА АЛГОРИТМА, МАНТИСА, АРИФМЕТИКО-ЛОГИЧЕСКОЕ УСТРОЙСТВО, РЕГИСТР, СХЕМА УСТРОЙСТВА
Объектом исследования является процесс умножения мантисс в модифицированном дополнительном коде, младшими разрядами вперед.
Цель работы – разработать алгоритм арифметико-логического устройства, выполняющее, умножение мантисс в модифицированном дополнительном коде, младшими разрядами вперед.
В результате исследования выявлены границы работы устройства.
Содержание
1 Реализация операции умножения 5
2 Схема алгоритма 6
3 Схема устройства 9
4 Пример выполнения операции 10
ЗАКЛЮЧЕНИЕ 12
Список использованных источников 13
Введение
Данная расчетно-графическая работа выполнена студенткой первого курса Омского Государственного Технического Университета по дисциплине «Арифметические и логические основы вычислительных систем». В работе представлено решение задачи по реализации арифметико-логического устройства, выполняющее умножение мантисс в модифицированном дополнительном коде, младшими разрядами вперед, а также схема алгоритма.
1 Реализация операции умножения
При выполнении операции умножения C = A*B в модифицированном дополнительном коде младшими разрядами вперед, мантисса А загружается в регистр RM2, мантисса Б загружается в регистр RM1, а сумматор при этом обнуляется
Алгоритм решения:
0) В самом начале идёт поправка SM- =R2
1) Анализируется знаки множимого и множителя;
2) Порядки множимого и множителя складываются;
3) Анализируется младший разряд регистра RM1:
В случае, если младший разряд равен единице, то сумматор и регистр RM2 складываются, а после производится сдвиг сумматора в сторону младших разрядов на один. R1 сдвиг вправо.
В случае, если младший разряд равен нулю, то сумматор сдвигается в сторону младших разрядов на один. R1 сдвиг вправо.
4) После процесса умножения производится округление 00,000000001.
2 Схема алгоритма
На рисунке 1 представлена схема алгоритма ввода данных.
Рисунок 1 – Начальная проверка и работа с порядками
Рисунок 2 - Процесс умножения и коррекция
Логические условия
Обозначение |
Сокращённая запись |
Комментарии |
X1 |
R1[0] |
Анализ знака R1 |
X2 |
R1 = 0 |
Проверка R1 на 0 |
X3 |
R2 = 0 |
Проверка R2 на 0 |
X4 |
PSP |
Проверка SP на перенос |
X5 |
RP1[0] m2 RP2[0] |
Сумма знаков RP1 и RP2 по модулю 2 |
X6 |
SP[0] m2 RP1[0] |
Сумма знаков SP и RP1 по модулю 2 |
X7 |
R1[n] |
Анализ младшего разряда R1 |
X8 |
PSM |
Проверка SM на перенос |
X9 |
CT = 0 |
Проверка CT на 0 |
X10 |
R1[0] |
Анализ знака R1 |
X11 |
PSM |
Проверка SM на перенос |
X12 |
SM[0] m2 SM[1] |
Сравнение знака и старшего бита SM |
X13 |
PSP |
Проверка SP на перенос |
X14 |
SM
+
|
Проверка SM на «-0» |
X15 |
SP + 1 = 1 |
Проверка SP на «-0» |
X16 |
SP[0] |
Анализ знака SP |
X17 |
SP + = |
Проверка SM на «-0» |
=